ARM: tegra: clock: Don't use PLL lock bits
The PLL lock bits are not reliable, use per-PLL timeouts instead. Acked-by: Olof Johansson <olof@lixom.net> Signed-off-by: Colin Cross <ccross@android.com>
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bd41ef55e8
commit
35c47c3bba
@ -53,7 +53,6 @@ struct dvfs_process_id_table {
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struct dvfs_table *table;
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struct dvfs_table *table;
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};
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};
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struct dvfs {
|
struct dvfs {
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struct regulator *reg;
|
struct regulator *reg;
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struct dvfs_table *table;
|
struct dvfs_table *table;
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@ -128,6 +127,7 @@ struct clk {
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unsigned long vco_min;
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unsigned long vco_min;
|
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unsigned long vco_max;
|
unsigned long vco_max;
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const struct clk_pll_table *pll_table;
|
const struct clk_pll_table *pll_table;
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int pll_lock_delay;
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/* DIV */
|
/* DIV */
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u32 div;
|
u32 div;
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@ -79,7 +79,6 @@
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#define PLL_BASE_ENABLE (1<<30)
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#define PLL_BASE_ENABLE (1<<30)
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#define PLL_BASE_REF_ENABLE (1<<29)
|
#define PLL_BASE_REF_ENABLE (1<<29)
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#define PLL_BASE_OVERRIDE (1<<28)
|
#define PLL_BASE_OVERRIDE (1<<28)
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||||||
#define PLL_BASE_LOCK (1<<27)
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#define PLL_BASE_DIVP_MASK (0x7<<20)
|
#define PLL_BASE_DIVP_MASK (0x7<<20)
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#define PLL_BASE_DIVP_SHIFT 20
|
#define PLL_BASE_DIVP_SHIFT 20
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#define PLL_BASE_DIVN_MASK (0x3FF<<8)
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#define PLL_BASE_DIVN_MASK (0x3FF<<8)
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@ -94,7 +93,6 @@
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#define PLL_OUT_RESET_DISABLE (1<<0)
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#define PLL_OUT_RESET_DISABLE (1<<0)
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#define PLL_MISC(c) (((c)->flags & PLL_ALT_MISC_REG) ? 0x4 : 0xc)
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#define PLL_MISC(c) (((c)->flags & PLL_ALT_MISC_REG) ? 0x4 : 0xc)
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#define PLL_MISC_LOCK_ENABLE(c) (((c)->flags & PLLU) ? (1<<22) : (1<<18))
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#define PLL_MISC_DCCON_SHIFT 20
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#define PLL_MISC_DCCON_SHIFT 20
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#define PLL_MISC_CPCON_SHIFT 8
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#define PLL_MISC_CPCON_SHIFT 8
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@ -546,17 +544,7 @@ static struct clk_ops tegra_blink_clk_ops = {
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/* PLL Functions */
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/* PLL Functions */
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static int tegra2_pll_clk_wait_for_lock(struct clk *c)
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static int tegra2_pll_clk_wait_for_lock(struct clk *c)
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{
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{
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ktime_t before;
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udelay(c->pll_lock_delay);
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before = ktime_get();
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while (!(clk_readl(c->reg + PLL_BASE) & PLL_BASE_LOCK)) {
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if (ktime_us_delta(ktime_get(), before) > 5000) {
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pr_err("Timed out waiting for lock bit on pll %s",
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c->name);
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return -1;
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}
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}
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return 0;
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return 0;
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}
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}
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@ -594,10 +582,6 @@ static int tegra2_pll_clk_enable(struct clk *c)
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val |= PLL_BASE_ENABLE;
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val |= PLL_BASE_ENABLE;
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clk_writel(val, c->reg + PLL_BASE);
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clk_writel(val, c->reg + PLL_BASE);
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val = clk_readl(c->reg + PLL_MISC(c));
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val |= PLL_MISC_LOCK_ENABLE(c);
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clk_writel(val, c->reg + PLL_MISC(c));
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tegra2_pll_clk_wait_for_lock(c);
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tegra2_pll_clk_wait_for_lock(c);
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return 0;
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return 0;
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@ -1177,6 +1161,7 @@ static struct clk tegra_pll_s = {
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.vco_max = 26000000,
|
.vco_max = 26000000,
|
||||||
.pll_table = tegra_pll_s_table,
|
.pll_table = tegra_pll_s_table,
|
||||||
.max_rate = 26000000,
|
.max_rate = 26000000,
|
||||||
|
.pll_lock_delay = 300,
|
||||||
};
|
};
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static struct clk_mux_sel tegra_clk_m_sel[] = {
|
static struct clk_mux_sel tegra_clk_m_sel[] = {
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@ -1213,6 +1198,7 @@ static struct clk tegra_pll_c = {
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|||||||
.vco_max = 1400000000,
|
.vco_max = 1400000000,
|
||||||
.pll_table = tegra_pll_c_table,
|
.pll_table = tegra_pll_c_table,
|
||||||
.max_rate = 600000000,
|
.max_rate = 600000000,
|
||||||
|
.pll_lock_delay = 300,
|
||||||
};
|
};
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||||||
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||||||
static struct clk tegra_pll_c_out1 = {
|
static struct clk tegra_pll_c_out1 = {
|
||||||
@ -1251,6 +1237,7 @@ static struct clk tegra_pll_m = {
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|||||||
.vco_max = 1200000000,
|
.vco_max = 1200000000,
|
||||||
.pll_table = tegra_pll_m_table,
|
.pll_table = tegra_pll_m_table,
|
||||||
.max_rate = 800000000,
|
.max_rate = 800000000,
|
||||||
|
.pll_lock_delay = 300,
|
||||||
};
|
};
|
||||||
|
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||||||
static struct clk tegra_pll_m_out1 = {
|
static struct clk tegra_pll_m_out1 = {
|
||||||
@ -1289,6 +1276,7 @@ static struct clk tegra_pll_p = {
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|||||||
.vco_max = 1400000000,
|
.vco_max = 1400000000,
|
||||||
.pll_table = tegra_pll_p_table,
|
.pll_table = tegra_pll_p_table,
|
||||||
.max_rate = 432000000,
|
.max_rate = 432000000,
|
||||||
|
.pll_lock_delay = 300,
|
||||||
};
|
};
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||||||
|
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||||||
static struct clk tegra_pll_p_out1 = {
|
static struct clk tegra_pll_p_out1 = {
|
||||||
@ -1354,6 +1342,7 @@ static struct clk tegra_pll_a = {
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|||||||
.vco_max = 1400000000,
|
.vco_max = 1400000000,
|
||||||
.pll_table = tegra_pll_a_table,
|
.pll_table = tegra_pll_a_table,
|
||||||
.max_rate = 56448000,
|
.max_rate = 56448000,
|
||||||
|
.pll_lock_delay = 300,
|
||||||
};
|
};
|
||||||
|
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||||||
static struct clk tegra_pll_a_out0 = {
|
static struct clk tegra_pll_a_out0 = {
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||||||
@ -1399,6 +1388,7 @@ static struct clk tegra_pll_d = {
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|||||||
.vco_max = 1000000000,
|
.vco_max = 1000000000,
|
||||||
.pll_table = tegra_pll_d_table,
|
.pll_table = tegra_pll_d_table,
|
||||||
.max_rate = 1000000000,
|
.max_rate = 1000000000,
|
||||||
|
.pll_lock_delay = 1000,
|
||||||
};
|
};
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||||||
static struct clk tegra_pll_d_out0 = {
|
static struct clk tegra_pll_d_out0 = {
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@ -1431,6 +1421,7 @@ static struct clk tegra_pll_u = {
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|||||||
.vco_max = 960000000,
|
.vco_max = 960000000,
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||||||
.pll_table = tegra_pll_u_table,
|
.pll_table = tegra_pll_u_table,
|
||||||
.max_rate = 480000000,
|
.max_rate = 480000000,
|
||||||
|
.pll_lock_delay = 1000,
|
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};
|
};
|
||||||
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||||||
static struct clk_pll_table tegra_pll_x_table[] = {
|
static struct clk_pll_table tegra_pll_x_table[] = {
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@ -1493,6 +1484,7 @@ static struct clk tegra_pll_x = {
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|||||||
.vco_max = 1200000000,
|
.vco_max = 1200000000,
|
||||||
.pll_table = tegra_pll_x_table,
|
.pll_table = tegra_pll_x_table,
|
||||||
.max_rate = 1000000000,
|
.max_rate = 1000000000,
|
||||||
|
.pll_lock_delay = 300,
|
||||||
};
|
};
|
||||||
|
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static struct clk_pll_table tegra_pll_e_table[] = {
|
static struct clk_pll_table tegra_pll_e_table[] = {
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@ -1972,7 +1964,6 @@ static u32 clk_rst_suspend[RST_DEVICES_NUM + CLK_OUT_ENB_NUM +
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void tegra_clk_suspend(void)
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void tegra_clk_suspend(void)
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{
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{
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unsigned long off, i;
|
unsigned long off, i;
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u32 pllx_misc;
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u32 *ctx = clk_rst_suspend;
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u32 *ctx = clk_rst_suspend;
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*ctx++ = clk_readl(OSC_CTRL) & OSC_CTRL_MASK;
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*ctx++ = clk_readl(OSC_CTRL) & OSC_CTRL_MASK;
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@ -2013,10 +2004,6 @@ void tegra_clk_suspend(void)
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*ctx++ = clk_readl(MISC_CLK_ENB);
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*ctx++ = clk_readl(MISC_CLK_ENB);
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*ctx++ = clk_readl(CLK_MASK_ARM);
|
*ctx++ = clk_readl(CLK_MASK_ARM);
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||||||
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pllx_misc = clk_readl(tegra_pll_x.reg + PLL_MISC(&tegra_pll_x));
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||||||
pllx_misc &= ~PLL_MISC_LOCK_ENABLE(&tegra_pll_x);
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clk_writel(pllx_misc, tegra_pll_x.reg + PLL_MISC(&tegra_pll_x));
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}
|
}
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|
|
||||||
void tegra_clk_resume(void)
|
void tegra_clk_resume(void)
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